Laporan Akhir 1 Modul 2




1. Jurnal [Kembali]



Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

2.1 Alat[Kembali]
  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 

 Gambar 2. Module de Lorenzo
 
Gambar 3. Jumper
3. Rangkaian Simulasi [Kembali]

Gambar 4. Rangkaian pada Modul de Lorenzo

4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan pertama, digunakan IC 74LS112 (J-K flip flop) dan IC 7474 (D fliplop). Pada rangkaian J-K flip flop, kaki R (Reset) dihubungkan ke B0 dengan inputan 1 sedangkan kaki S (Set) dihubungkan ke B1 dengan inputan 1. Kaki J dihubungkan ke B2 dengan inputan 0. Kaki input clock terhubung dengan B3 yang dimana clock tersebut aktif low dan syarat dari aktif low tersebut harus bernilai 0, kaki input K terhubung dengan B4 yang bernilai 1. Pada rangkaian J-K Flip Flop hal yang perlu diperhatikan adalah clocknya. Apakah clocknya aktif low atau aktif high. Apabila aktif low maka syarat untuk aktifnya suatu rangkaian tersebut harusnya bernilai 0, bahwa disini kaki input R maupun S itu bernilai 1 maka rangkaian tidak aktif dan output Q bernilai 0 sedangkan untuk output Q' bernilai 1 karena komplemen dari output Q. Untuk kaki input J dan K tidak aktif dikarenakan inputnya tersebut bernilai 1 karena syarat aktif inputnya harus bernilai 0.

        Pada rangkaian D Flip Flop pada kaki input D terhubung dengan B5 yang bernilai 0, kaki input clock terhubung dengan B6 yang bernilai 1. Pada D Flip Flop ini clocknya aktif high yang dimana syarat dari aktif high ini tersendiri inputnya harus bernilai 1, lalu rangkaiannya dapat aktif, disini kaki input D bernilai 0 maka rangkaiannya tidak aktif dan output Q bernilai 0 sedangkan untuk Q' bernilai 1 karena komplemen dari output Q.

Pada percobaan ini terdapat beberapa kondisi yang telah divariasikan. Adapun kondisinya sebagai berikut:
  • Kondisi 1 : B0 = 0, B1 = 1, B2,B3,B4,B5,B6 = don't care. Berdasarkan percobaan, kaki R terhubung dengan B0 dan kaki S terhubung dengan B1, dimana keduanya aktif low dan kaki reset akan aktif karena berlogika kemudian output Q bernilai 0 dan output Q' itu 1 karena komplemen dari output Q. Untuk output D Flip-Flop, set / reset akan aktif pada saat D flip-flop bernilai 0 dikarenakan aktif low. Karena reset aktif, maka ia memaksa output Q bernilai 0 dan output Q' bernilai 1 karena komplemen dari output Q. Maka didapatkan hasil yang sama antara J-K flip flop dan D flip flop.
  • Kondisi 2 : B0 = 1, B1 = 0, B2,B3,B4,B5,B6 = don't care. Didapatkan output dari J-K flip-flop yaitu Q = 1 dan Q' = 0. Pada output D Flip-Flop yaitu Q = 1 dan Q' = 0. Hal ini disebabkan arus yang masuk pada rangkaian ini aktif low dimana rangkaian ini akan aktif saat inputnya berlogika 0. Dikarenakan rangkaiannya aktif low dan inputan bernilai 0 maka rangkaian akan aktif atau memiliki output bernilai 1
  • Kondisi 3 : B0 = 0, B1 = 0, B2,B3,B4,B5,B6 = don't care. Pada kondisi ini, rangkaian J-K flip flop dan D flip flop memunculkan kondisi terlarang dikarenakan output Q dan Q' bernilai 1. Seharusnya output dari Q dan Q' itu komplemen atau berlawanan. Kondisi ini dapat disebut juga sebagai kondisi tidak stabil yang mana kondisi tidak stabil ini berlawanan dengan dasar teori flip flop itu sendiri.
  • Kondisi 4 : B0 = 1, B1 = 1, B2 = 0, B3 = clock , B4 = 0, B5 = 0, B6 = ⇨. Didapatkan output JK flip flop Q = 0 dan Q' = 1. Output pada  D flip flop yaitu Q = 0 dan Q' = 1. Pada kondisi ini kaki set dan reset tidak aktif dikarenakan aktif low. Oleh karena itu pada J-K flip flop inputnya berdasarkan dari kaki J, K dan clock. Sama halnya dengan D flip flop, berdasarkan kaki D dan clock. 
  • Kondisi 5 : B0 = 1, B1 = 1, B2 = 0, B3 = clock , B4 = 1, B5 = 1, B6 = ⇨ (mengikuti sebelumnya). Didapatkan output J-K flip flop Q = 0 dan Q' = 1. Pada D flip flop output Q = 1 dan Q' = 0.
  • Kondisi 6 :  B0 = 1, B1 = 1, B2 = 1, B3 = clock , B4 = 1, B5 dan B6 tidak dihubungkan. Didapatkan output dari J-K flip flop Q dan Q' = toggle. Pada D flip-flop tidak memiliki output dikarenakan B5 dan B6 yang tidak dihubungkan. Pada J-K flip flop mengalami kondisi toggle dimana output yang dihasilkan akan berkebalikan secara terus-menerus.
 
5. Video Rangkaian[Kembali]
 

 6. Analisa [Kembali]

1. Dalam percobaan modul dua tentang flip flop, dikenal beberapa kondisi pada flip flop. Diantara kondisi tersebut adalah X, Toggle, ⇨, dan terlarang. Jelaskan apa yang dimaksud dengan kondisi X, Toggle, ⇨, dan terlarang beserta contohnya
Jawab: 
  • Kondisi X  adalah kondisi don't care, dimana berapapun nilai input yang kita atur maka tidak akan mempengaruhi output yang dihasilkan. Contohnya pada kondisi 1 percobaan 1 dimana inputan B2, B3, B4, B5, B6 bernilai X dan B1 = B0 = 0 outputnya adalah 0 untuk Q dan Q' = 1. Walaupun X tadi diubah maka output yang dihasilkan tetap sama.

  • Kondisi Toggle adalah kondisi dimana output Q dan Q' berubah-ubah secara bergantian dengan selang waktu tertentu atau sederhananya kondisi pembalik dari output sebelumnya yang secara terus menerus berubah ubah. Kondisi ini terjadi pada J-K Flip-Flop percobaan 1 kondisi 7, ketika input J dan K sama-sama bernilai 1.
  • Kondisi ⇨ adalah kondisi dimana output sebelumnya menjadi input kondisi setelahnya. Contohnya pada percobaan 1 kondisi 4, ketika input B6 = ⇨. Pada percobaan kita menjadi nilai 1, karena output Q percobaan 1 kondisi 3 adalah 1.
  • Kondisi terlarang adalah ketika output dari Q dan Q' bernilai 1 atau sama-sama 0 (bernilai sama). Hal ini menyimpang dari dasar teori bahwa output Q' merupakan komplemen dari output Q. Contoh pada percobaan 1 kondisi 3.
2. Dalam percobaan satu, apabila nilai B0 dan B1 sama-sama diberi logika 0, apa output yang dihasilkan pada percobaan? Kenapa hal ini bisa terjadi? Apa penyebab dan akibatnya pada rangkaian ?
Jawab:
    Pada J-K flip flop, output Q dan Q' bernilai 1 pada saat input B0 dan B1 sama-sama 0. Pada input B0 dan B1 adalah input R dan S itu merupakan kaki R dan S active low (fall time) bernilai 0. Ketika input sama-sama 0 maka kaki R dan S akan aktif. Akan tetapi terdapat kondisi terlarang dikarenakan output Q dan Q' bernilai 1.

3. Pada percobaan satu kondisi 1, 2, dan 3, terdapat kondisi X pada inputan B2, B3, B4, B5, B6. Apakah inputan ini akan  mempengaruh output yang dihasilkan ? Jika iya, kenapa itu terjadi dan jika tidak siapa sebenarnya yang mempengaruhi nilai outputnya dan kenapa?
Jawab:
Kondisi X itu merupakan kondisi don't care. Jadi tidak ada pengaruhnya output yang dihasilkan. Pada percobaan 1,2 dan 3 hasil output dipengaruhi oleh inputan B1 dan B0. Ketika pada B1 dan B0 yang bernilai 1 dihubungkan ke pin J yang merupakan active low, maka outputnya 0. Ketika B0 yang outputnya 0 dihubungkan ke pin R yang active low maka akan menyebabkan pin R aktif dan semua masukan yang melewati pin R akan dihapus (reset). Sedangkan pada pin S ketika aktif maka semua masukan akan tetap sama dengan keluarannya.