Laporan Akhir 1 Modul 3




1. Jurnal [Kembali]



Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan[Kembali]
  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 

 Gambar 2. Module de Lorenzo
 
Gambar 3. Jumper
B. Alat dan Bahan (Proteus)

    1. J-K Flip Flop (74LS112)


Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

 

    2. Power Dc
    3. Switch (SW-SPDT)
    4. Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

Gambar 4. Rangkaian pada Proteus

4. Prinsip Kerja Rangkaian [Kembali]

    Prinsip kerja percobaan 1 Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada J-K flip flop dihubung power, maka output IC akan mengalami kondisi toogle. Tetapi, karena lC J-K flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan  aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low).

    Setiap J-K Flip Flop pada rangkaian itu, membentuk rangkaian T Flip Flop berlogika 1 sehingga ouput dari IC J-K Flip Flop bersifat toggle. Sedangkan untuk clock sendiri bersifat fall time. Saat clock dalam kondisi fall time, maka output J-K Flip Flop yang awalnya 0 akan mengalami perubahan kenaikan nilai menjadi 1, sedangkan untuk Flip Flop kedua tidak mengalami pperubahan karena dalam kondisi rise time dimana ouputnya berlogika 0, begitupun untuk kedua dan ketiga.

    Dengan demikian, pada timing diagram akan terjadi delay time pada setiap perubahan output. Ini terjadi karena input IC kedua tergantung pada output IC pertama dan begitu seterusnya. Untuk IC pertama (H0) kana berubah saat fall time clock pertama, IC kedua (H1) berubah saat kelipatan fall time IC pertama, dan IC ketiga (H2) berubah saat kelipatan fall time IC kedua, dan IC keempat (H3) berubah saat kelipatan fall time IC perta ketiga (saat fall time clock ke 8). Maka pada percobaan ini terjadi kenaikan pencacah nilai biner 4 bit, dimana kenaikannya mulai dari 0000, 0001, sampai 1111, yang dalam desimal dapat dikalkulasikan kenaikannya mulai dari 0 sampai ke 15
 
5. Video Rangkaian[Kembali]
 
 6. Analisa [Kembali]

1. Analisa output percobaan berdasarkan IC yang digunakan
    IC yang digunakan adalah IC 74LS112 yang merupakan J-K Flip Flop. Pada J-K Flip Flop terdapat inputan berupa Set(S), Reset (R) dan J-K Flip Flop memiliki output Q dan Q' serta clock. Input S dan R dihubungkan ke saklar SPDT sedangkan kaki J dan K dihubungkan ke Power dan clock dihubungkan ke sinyal clock. Clock bersifat fall time yang mengakibatkan output J-K Flip Flop yang awalnya 0 akan mengalami perubahan nilai menjadi 1 sedangkan pada Flip Flop yang kedua tidak mengalami perubahan dikarenakan kondisinya rise time, begitupun untuk output yang kedua dan ketiga. Berdasarkan percobaan yang telah dilakukan terdapat perubahan output berkala. Terdapat delay disetiap perubahan outputnya dikarenakan IC ke 2 sampai IC ke 4 untuk inputnya itu bergantung pada output IC sebelumnya. Sehingga didapatkan kenaikan bit dari 0000 0001 hingga 1111. Pada kondisi ini disebut juga dengan counter up dimana outputnya itu berawal dari 0 menuju ke 15

2. Analisa sinyal output yang dikeluarkan J-K Flip Flop kedua dan ketiga
    Berdasarkan rangkaian pada percobaan, output sinyal dari J-K Flip Flop kedua sampai keempat didapatkan dari output J-K Flip Flop sebelumnya. Output J-K Flip Flop kedua didapatkan saat input J-K Flip Flop mendapatkan input dari output Q J-K Flip Flop yang pertama. Clocknya active low dan perubahan output J-K Flip Flop kedua hingga keempat dalam kondisi fall time. Oleh karena itu, sinyal output kedua akan berubah jika terdapat inputan dari Q pada J-K Flip Flop yang pertama. Begitu seterusnya sampai J-K Flip Flop yang keempat